围绕同一套 RISC-V CPU，分别使用 Verilog、Chisel 和 Bluespec SystemVerilog（BSV）实现与验证，比较三种硬件设计方法。

从 RV32I / RV64I 基础指令集出发，逐步理解特权架构、异常与中断、页表、启动流程，并结合 QEMU、汇编和 xv6 动手验证。

以 RISC-V 为硬件主线，从单周期数据通路、五级流水线和冒险处理出发，逐步实现乱序执行、多发射与提交机制，并连接到操作系统可见的 CPU 行为。

以 RISC-V 为主要实验架构，从固件、引导加载器、内核、initramfs、init 与用户空间出发，结合 Linux 源码、QEMU 和 Buildroot 动手验证启动过程。

以 RISC-V QEMU virt 平台和设备树为主要对象，从设备树、总线和驱动注册出发，动手理解内核模块、中断、字符设备与用户空间接口。

以 RISC-V QEMU 实验系统为载体，从文件描述符和 VFS 出发，理解 inode、dentry、page cache、挂载与具体文件系统。

以 RISC-V Linux 的地址转换和页表实现为主线，从虚拟地址、页表和缺页异常出发，理解页面分配、内存回收与 Copy-on-Write。

以 RISC-V Linux 和 QEMU 为主要实验环境，从 fork、exec 和 task_struct 出发，理解进程、线程、上下文切换与 Linux 调度器。

以 RISC-V Linux 为主要实验对象，从用户态到内核态，理解系统调用、libc、参数传递与程序和内核之间的边界。

以 RISC-V QEMU 网络设备为主要实验环境，从 socket 到网卡，结合 QEMU、抓包和内核源码理解 TCP/IP、skb、NAPI 与网络设备模型。