RISC-V 硬件设计语言专栏总览，介绍 Verilog、Chisel 与 Bluespec SystemVerilog（BSV）的定位，并规划如何用三种方式实现同一套 RISC-V CPU。

RISC-V：从指令集到系统实战专辑的总览，建立从基础指令、特权架构到 QEMU、汇编和 xv6 实验的学习路线。

RISC-V CPU：从五级流水线到乱序多发专辑总览，建立从 RTL 数据通路到 QEMU、仿真验证和 Linux 运行时行为的连接。

Linux 启动链路：源码与实战专辑的开篇，以 RISC-V 为主要实验架构，从整体上认识固件、引导加载器、内核、initramfs、init 与用户空间，并建立后续 QEMU 和 Buildroot 实验的路线。