Nay's Blog
主页
归档
专栏
图谱
关于
GitHub
主页
归档
专栏
图谱
关于
GitHub
简体中文
English
繁體中文
日本語
Chen Miao
A programmer fascinated by operating systems and low-level architecture.
分类
cpu
1
hardware-language
9
linux
1
riscv
1
标签
Bluespec
BSV
Buildroot
Chisel
CPU
ISA
Linux
QEMU
RISC-V
RTL
Scala
SystemVerilog
Verilog
xv6
乱序执行
五级流水线
内核
启动流程
硬件设计
RISC-V 硬件设计语言：Verilog、Chisel 与 Bluespec SystemVerilog
Verilog 语法
从模块、数据类型和表达式开始，系统学习 Verilog 与常用 SystemVerilog RTL 写法。
3 篇文章
01
Verilog 语法入门：从第一个模块到可综合 RTL
2026-07-22 22:07:58
02
Verilog 进阶语法：类型、参数化与可综合结构
2026-07-22 22:20:00
03
Verilog/SystemVerilog 语法详解：从词法到可综合 RTL
2026-07-22 22:40:00
